鏡音リン 發(fā)表于 2018-2-16 23:22

去耦半徑和其他參數(shù)有什么關(guān)系？我看murata的圖表2顆100uF的mlcc就可以在任何頻率下比單顆0.1uf阻抗差不多 ...

去耦半徑不光和容量有關(guān)系，還和電容的材質(zhì)（CG還是CT），封裝形式，DC bias性能，F(xiàn)0，ESR，ESLcpu電容，介質(zhì)吸收率等等有關(guān)系，不是一兩句話說的清楚的，通常會進(jìn)行PI的仿真和測試才能確定。對于局部VDP，通常會設(shè)定一個目標(biāo)的Pz0，然后通過電容選型和設(shè)計來達(dá)到要求，再用Hyperlynx這類的軟件來驗證設(shè)計，最后測試并改進(jìn)設(shè)計，如果你做過SIP級的仿真應(yīng)該很能理解我說的這些。ASIC我沒有做過設(shè)計，但是套路是一樣的，我跟海思的朋友探討過。

另外，對于電容類型，隨著頻率的上升，CG電容性能會更好，但是CG的容量不能做的太大，你說的100uF的MLCC，按照目前的科技水平，我還沒見過0805以下能做到的，而且肯定是CT材質(zhì)cpu電容，這類電容在電源上的應(yīng)用頻率一般認(rèn)為不會超過20MHz，高頻下對PI沒有什么貢獻(xiàn)（容量和封裝決定的），這也是為什么很多電源的spec只告訴你數(shù)MHz以內(nèi)的性能，甚至只標(biāo)注到1MHz，比如PSRR。下圖就是TI TPS62130 DCDC芯片的PSRR性能，從中可以看出該芯片環(huán)路帶寬的大致范圍（按照要求），你可以參考下。

主板上一般采用多通道MOS控制器外加上下臂MOS的形式，成本低，電流大，但是Fsw會更低，環(huán)路帶寬的可調(diào)整范圍會更小一些，不如集成IC，比如TI TPS62130這種。所以才要更好的PI設(shè)計才能滿足X86 CPU這種高功耗IC的要求。說了這么多，其實我想說的是主板上那些電容的應(yīng)用頻率和CPU底部這些電容是不一樣的，所以我一直在說去耦半徑這個話題。而且那些電容都是采用并聯(lián)方式，目的就是為了降低高頻下的Z0。

我不清楚你是如何知道CPU底部拆下來的電容就是1uF和10uF這兩種容值的，LCR表測試得到的容量嗎？還是讀intel的spec知道的。不過只是給一般的數(shù)字電路做去耦用，倒也不是不可以，只不過因為現(xiàn)在CMOS工藝的ASIC多，用的沒104電容那么普及罷了。

電阻電容本我自己用的是三星和村田的，一部分是自己買的，一部分是SC廠家送給我的

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