（無源晶振電路設計）

無源晶振電路設計方法建議如下：

（1）讓晶振，外部電容器與IC之間的信號線盡可能保持最短。當非常低的電流通過晶振時，若線路太長，會造成更多電磁干擾對晶振的影響，同時寄生電容也會增加，影響晶振頻率精度。

（2）需要特別注意晶振和地的走線。

（3）晶振位置盡可能要遠離時鐘線路和頻繁切換的信號線。

（4）晶振盡可能要遠離電源及電路板邊緣。

（晶諾威科技無源貼片晶振產品圖片）

晶振電路在電路板的設計

（1）總線信號都用電阻拉一下。之所以這樣做的原因有很多，但并一定每個都需要，在上下拉電阻拉一個單純的輸入信號，電流也就幾十微安以下。如果拉一個被驅動的信號，電流將會達到毫安級。如果對于數據和地址總線上的信號，都進行上拉，幾瓦的功耗都將消耗在上面。

（2）CPU和FPGA不用的信號怎么處理

如果選擇懸空，受外界一點點干擾，就可能成為反復震蕩的輸入信號。MOS器件的功耗基本取決于門電路的翻轉次數。如果全部上拉，也會有微安級電流，所以最好設置成輸出。

（3）存儲芯片的片選信號接地

大部分存儲器在片選有效時候的功耗是片選無效時候的100倍以上，所以最好使用CS來控制芯片，而不要一直接地。并且在滿足要求的情況下，盡可能的縮短片選脈沖的寬度。

（4）關于信號過沖

大部分信號都是有過沖的，如果過沖不是很大，就不需要添加匹配電阻。如果和輸出阻抗匹配上同樣大小的電阻，將會導致電流大，提高了功耗，也會減小信號幅度，嚴重的時候將會導致不能使用。所以對于TTL、LVDS、422等信號，只要做到過沖可以接受即可。

（5）電源芯片功耗問題

電源芯片等一些小芯片晶振，手冊上寫的功耗很小，但是加上負載之后就不一樣了。在使用這些芯片的時候，需要注意所帶的負載情況。

晶振的負載電容（CL））是指在電路中跨接晶體兩端的總的外界有效電容。是指晶振要正常振蕩所需要的電容。一般外接電容，是為了使晶振兩端的等效電容等于或接近負載電容。要求高的場合還要考慮IC輸入端的對地電容。應用時一般在給出負載電容值附近調整可以得到精確頻率。此電容的大小主要影響負載諧振頻率和等效負載諧振電阻。

晶振的負載電容CL=[(Cd*Cg)/(Cd+Cg)]+Cic+CS式中Cd、Cg為分別接在晶振的兩個腳上和對地的電容,Cic（集成電路內部電容）+CS（PCB上雜散電容)，當外界電容偏小時，其振蕩頻率正向偏移；而當它的外界電容偏大時，其振蕩頻率負向偏移。

調整方式：

若輸出晶振頻率產生偏移，可用頻率計測出其振蕩頻率，將其與標稱頻率32.768KHz相比較。若測得頻率大于32.768KHz，說明外界電容偏小。若測得頻率小于32.768KHz晶振，說明外接電容偏大。

如果實際的負載電容配置不當,第一會引起線路參考頻率的誤差.另外如在發(fā)射接收電路上會使晶振的振蕩幅度下降(不在峰點),影響混頻信號的信號強度與信噪.當波形出現削峰,畸變時,可增加負載電阻調整(幾十K到幾百K)。要穩(wěn)定波形是并聯一個1M左右的反饋電阻。

文章由啟和科技編輯